没怎么优化的算术逻辑处理器 MSL08xxALUB2103

没有怎么优化，暂时不会压缩机械逻辑电路，尽管实际存在跳线帽这类玩意







参考仿真：

名称释义：

符号	含义
M	类型为模块（Module），有别于机器（Device）
SL	运算部分使用切片式（SLICED）布线
08xx	最大兼容8位，但对位拓展有较高的兼容性
ALU	算术逻辑处理器
B2103	2021年第三次构建

指令表格：

L[7..0]，R[7..0]，U[7..0]都是无符号的，别搞岔了

指令名	控制信号MC2C1C0=	输出Ln = f(Rn, Un)	释义
MOV	0000 (0x0)	Un	啥也不干
AND	0001 (0x1)	Un · Rn	按位与
OR	0010 (0x2)	Un + Rn	按位或
XOR	0011 (0x3)	Un ⊕ Rn	按位异或
NOT	0100 (0x4)	!Un	按位取反
NAND	0101 (0x5)	!(Un · Rn)	按位与非
NOR	0110 (0x6)	!(Un + Rn)	按位或非
XNOR	0111 (0x7)	Un ⊙ Rn	按位同或
ADD	1000 (0x8)	-	R与U算数相加
INC	1001 (0x9)	-	R自增1
ADD1	1010 (0xa)	-	R与U算数相加再加1
null	1011 (0xb)	Rn	未设计操作，可用于KEEP
RED	1100 (0xc)	-	R与U算数相减
DEC	1101 (0xd)	-	R自减1
RED1	1110 (0xe)	-	R与U算数相减再减1
null	1111 (0xf)	Rn	未设计操作，可用于KEEP

起因只是为了压缩上一个版本的ALU（B2102，我没发布），主要是想让他变短，免得总线长的可怕，最后硬是Z方向压缩27%。

本电路没有设置时序示踪（换句话说是Flash端），只有数据输入端（R, U）、控制输入端（C）以及输出端（L），数据线字长8位。面向输入端观察，严格按照大端序排列总线的位号。

电路使用前几天做的MSL08xxLOA08TKB2101模块作为逻辑运算电路，以及没有半加器的加减混合运算电路，和一些MUX结构组成。基本没啥技术含量，上午连画活动，下午原理图和仿真，晚上成品就出来了。

讲解一下端口特征。导入存档后，观察到“Input bus”告示牌者，是数据输入总线，上侧是R端，下侧是U端。观察到“Output bus” 告示牌者，是数据输出总线。控制线由“M”、“CTRL 2”、“CTRL 1”和“CTRL 0”告示牌标出，位于电路面向输入端的右侧，分别对应M、C2、C1、C0四个控制端。面向输入端的左侧面标注“COUT”为进位输出端，仅在算术运算中有意义。基本实现一字节操作数的简单运算，乘法除外，所有响应关系都在指令集表格所标出。

再讲解一下位扩展性。电路运算部分是切片式布线，相邻位间理想状态下除了串行传递进位数据，没有其他干扰。直接向西侧//stack即可实现被处理数据的位扩展。问题是，串行传值导致相邻位至少2红时刻延时（实则大于5红时刻，原理上讲），所以本电路延时主要来源是算术运算部分的位间延时，且延时值大的离谱、和位数正相关。

算入边界框的话，电路体积18515方块（x = 23, y =23, z = 35）。

本电路完全是组合逻辑电路，因而电路中不存在任何记忆性元件。

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